Tempo de Configuração em Alta Lógica Calculadora

✖O tempo de abertura para entrada crescente é definido como o tempo durante a entrada quando a lógica sobe para 1 ou saída alta.ⓘ Tempo de abertura para entrada crescente [t_ar]			+10% -10%
✖A lógica Hold Time at Low é definida como o tempo de espera no qual a lógica ou a saída cai para baixo ou 0.ⓘ Tempo de espera em baixa lógica [T_hold0]			+10% -10%

✖O tempo de configuração na lógica alta é definido como o tempo de configuração quando a lógica está na saída alta.ⓘ Tempo de Configuração em Alta Lógica [T_setup1]

⎘ Cópia De

👎

Fórmula

LaTeX

Redefinir

👍

Download Características de tempo CMOS Fórmulas PDF PDF Image

Tempo de Configuração em Alta Lógica Solução

ETAPA 0: Resumo de pré-cálculo

Fórmula Usada

Tempo de configuração em High Logic = Tempo de abertura para entrada crescente-Tempo de espera em baixa lógica
T_setup1 = t_ar-T_hold0
Esta fórmula usa 3 Variáveis

Variáveis Usadas

Tempo de configuração em High Logic - (Medido em Segundo) - O tempo de configuração na lógica alta é definido como o tempo de configuração quando a lógica está na saída alta.
Tempo de abertura para entrada crescente - (Medido em Segundo) - O tempo de abertura para entrada crescente é definido como o tempo durante a entrada quando a lógica sobe para 1 ou saída alta.
Tempo de espera em baixa lógica - (Medido em Segundo) - A lógica Hold Time at Low é definida como o tempo de espera no qual a lógica ou a saída cai para baixo ou 0.

ETAPA 1: Converter entrada (s) em unidade de base

Tempo de abertura para entrada crescente: 14 Nanossegundo --> 1.4E-08 Segundo (Verifique a conversão aqui)
Tempo de espera em baixa lógica: 9 Nanossegundo --> 9E-09 Segundo (Verifique a conversão aqui)

ETAPA 2: Avalie a Fórmula

Substituindo valores de entrada na fórmula

T_setup1 = t_ar-T_hold0 --> 1.4E-08-9E-09

Avaliando ... ...

T_setup1 = 5E-09

PASSO 3: Converta o Resultado em Unidade de Saída

5E-09 Segundo -->5 Nanossegundo (Verifique a conversão aqui)

RESPOSTA FINAL

5 Nanossegundo <-- Tempo de configuração em High Logic

(Cálculo concluído em 00.004 segundos)

Você está aqui -

Casa » Engenharia » Eletrônicos » Design e aplicações CMOS » Características de tempo CMOS » Tempo de Configuração em Alta Lógica

Créditos

Criado por Shobhit Dimri

Instituto de Tecnologia Bipin Tripathi Kumaon (BTKIT), Dwarahat

Shobhit Dimri criou esta calculadora e mais 900+ calculadoras!

Verificado por Urvi Rathod

Vishwakarma Government Engineering College (VGEC), Ahmedabad

Urvi Rathod verificou esta calculadora e mais 1900+ calculadoras!

< Características de tempo CMOS Calculadoras

Tempo de abertura para entrada descendente

LaTeX Vai Tempo de abertura para entrada descendente = Tempo de configuração em baixa lógica+Tempo de espera em High Logic

Tempo de configuração na lógica baixa

LaTeX Vai Tempo de configuração em baixa lógica = Tempo de abertura para entrada descendente-Tempo de espera em High Logic

Tempo de abertura para entrada crescente

LaTeX Vai Tempo de abertura para entrada crescente = Tempo de configuração em High Logic+Tempo de espera em baixa lógica

Tempo de Configuração em Alta Lógica

LaTeX Vai Tempo de configuração em High Logic = Tempo de abertura para entrada crescente-Tempo de espera em baixa lógica

Ver mais >>

Tempo de Configuração em Alta Lógica Fórmula

LaTeX Vai

Tempo de configuração em High Logic = Tempo de abertura para entrada crescente-Tempo de espera em baixa lógica
T_setup1 = t_ar-T_hold0

Qual é o tempo de configuração tsetup0 e tsetup1?

Em geral, os atrasos serão diferentes para entradas de 0 e 1. Os tempos de setup tsetup0 e tsetup1 são os tempos que D deve cair ou subir, respectivamente, antes do clock para que os dados sejam capturados adequadamente com o menor tDQ possível.

Casa

LIVRE PDFs

🔍 Procurar

Categorias

Let Others Know

✖

Facebook

Twitter

Copied!