Por que a tensão limite é negativa no PMOS?
Normalmente, a tensão limite é a tensão Vgs necessária para iniciar a formação do canal, conhecido como inversão de canal. No caso de PMOS, o bulk / substrate e os terminais de origem são conectados ao Vdd. Com referência ao terminal da fonte, se você começar a reduzir a tensão da porta de Vdd (exatamente oposto ao NMOS, onde você começa a tensão da porta do zero) para um ponto onde você observa a inversão do canal, neste ponto se você calcular Vgs e a fonte sendo no potencial mais alto, você obtém um valor negativo. É por isso que você tem um valor negativo de Vth para um PMOS. Com um argumento semelhante, você verá que o NMOS terá um Vth positivo.