Opóźnienie propagacji dla przejścia CMOS z niskiej na wysoką moc wyjściową Rozwiązanie

KROK 0: Podsumowanie wstępnych obliczeń
Formułę używana
Czas przejścia z niskiego na wysoki poziom wyjściowy = (Pojemność obciążenia falownika CMOS/(Transprzewodnictwo PMOS*(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała))))*(((2*abs(Napięcie progowe PMOS z odchyleniem ciała))/(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała)))+ln((4*(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała))/Napięcie zasilania)-1))
ζPLH = (Cload/(Kp*(VDD-abs(VT,p))))*(((2*abs(VT,p))/(VDD-abs(VT,p)))+ln((4*(VDD-abs(VT,p))/VDD)-1))
Ta formuła używa 2 Funkcje, 5 Zmienne
Używane funkcje
ln - Logarytm naturalny, znany również jako logarytm o podstawie e, jest funkcją odwrotną do naturalnej funkcji wykładniczej., ln(Number)
abs - Wartość bezwzględna liczby to jej odległość od zera na linii liczbowej. Jest to zawsze wartość dodatnia, ponieważ reprezentuje wielkość liczby bez uwzględnienia jej kierunku., abs(Number)
Używane zmienne
Czas przejścia z niskiego na wysoki poziom wyjściowy - (Mierzone w Drugi) - Czas przejścia sygnału wyjściowego z niskiego do wysokiego oznacza czas potrzebny sygnałowi na zacisku wyjściowym urządzenia lub obwodu do przejścia z poziomu niskiego napięcia do wysokiego poziomu napięcia.
Pojemność obciążenia falownika CMOS - (Mierzone w Farad) - Pojemność obciążenia CMOS falownika to pojemność napędzana przez wyjście falownika CMOS, włączając okablowanie, pojemności wejściowe podłączonych bramek i pojemności pasożytnicze.
Transprzewodnictwo PMOS - (Mierzone w Amper na wolt kwadratowy) - Transkonduktancja PMOS odnosi się do stosunku zmiany wyjściowego prądu drenu do zmiany wejściowego napięcia bramka-źródło, gdy napięcie dren-źródło jest stałe.
Napięcie zasilania - (Mierzone w Wolt) - Napięcie zasilania odnosi się do poziomu napięcia dostarczanego przez źródło zasilania do obwodu elektrycznego lub urządzenia, służącego jako różnica potencjałów dla przepływu prądu i działania.
Napięcie progowe PMOS z odchyleniem ciała - (Mierzone w Wolt) - Napięcie progowe PMOS z polaryzacją ciała definiuje się jako wartość minimalnego wymaganego napięcia bramki dla PMOS, gdy podłoże nie ma potencjału masy.
KROK 1: Zamień wejście (a) na jednostkę bazową
Pojemność obciążenia falownika CMOS: 0.93 Femtofarad --> 9.3E-16 Farad (Sprawdź konwersję ​tutaj)
Transprzewodnictwo PMOS: 80 Mikroamper na wolt kwadratowy --> 8E-05 Amper na wolt kwadratowy (Sprawdź konwersję ​tutaj)
Napięcie zasilania: 3.3 Wolt --> 3.3 Wolt Nie jest wymagana konwersja
Napięcie progowe PMOS z odchyleniem ciała: -0.9 Wolt --> -0.9 Wolt Nie jest wymagana konwersja
KROK 2: Oceń formułę
Zastępowanie wartości wejściowych we wzorze
ζPLH = (Cload/(Kp*(VDD-abs(VT,p))))*(((2*abs(VT,p))/(VDD-abs(VT,p)))+ln((4*(VDD-abs(VT,p))/VDD)-1)) --> (9.3E-16/(8E-05*(3.3-abs((-0.9)))))*(((2*abs((-0.9)))/(3.3-abs((-0.9))))+ln((4*(3.3-abs((-0.9)))/3.3)-1))
Ocenianie ... ...
ζPLH = 6.76491283010572E-12
KROK 3: Konwertuj wynik na jednostkę wyjścia
6.76491283010572E-12 Drugi -->0.00676491283010572 Nanosekunda (Sprawdź konwersję ​tutaj)
OSTATNIA ODPOWIEDŹ
0.00676491283010572 0.006765 Nanosekunda <-- Czas przejścia z niskiego na wysoki poziom wyjściowy
(Obliczenie zakończone za 00.004 sekund)

Kredyty

Creator Image
Stworzone przez Priyanka Patel
Lalbhai Dalpatbhai College of Engineering (LDCE), Ahmadabad
Priyanka Patel utworzył ten kalkulator i 25+ więcej kalkulatorów!
Verifier Image
Zweryfikowane przez Parminder Singh
Uniwersytet Chandigarh (CU), Pendżab
Parminder Singh zweryfikował ten kalkulator i 500+ więcej kalkulatorów!

Falowniki CMOS Kalkulatory

Maksymalne napięcie wejściowe CMOS
​ LaTeX ​ Iść Maksymalne napięcie wejściowe CMOS = (2*Napięcie wyjściowe dla maksymalnego wejścia+(Napięcie progowe PMOS bez odchylenia ciała)-Napięcie zasilania+Współczynnik transkonduktancji*Napięcie progowe NMOS bez odchylenia ciała)/(1+Współczynnik transkonduktancji)
Napięcie progowe CMOS
​ LaTeX ​ Iść Próg napięcia = (Napięcie progowe NMOS bez odchylenia ciała+sqrt(1/Współczynnik transkonduktancji)*(Napięcie zasilania+(Napięcie progowe PMOS bez odchylenia ciała)))/(1+sqrt(1/Współczynnik transkonduktancji))
Maksymalne napięcie wejściowe dla symetrycznej pamięci CMOS
​ LaTeX ​ Iść Maksymalne napięcie wejściowe symetryczne CMOS = (3*Napięcie zasilania+2*Napięcie progowe NMOS bez odchylenia ciała)/8
Margines szumu dla sygnału CMOS o wysokim sygnale
​ LaTeX ​ Iść Margines szumu dla wysokiego sygnału = Maksymalne napięcie wyjściowe-Minimalne napięcie wejściowe

Opóźnienie propagacji dla przejścia CMOS z niskiej na wysoką moc wyjściową Formułę

​LaTeX ​Iść
Czas przejścia z niskiego na wysoki poziom wyjściowy = (Pojemność obciążenia falownika CMOS/(Transprzewodnictwo PMOS*(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała))))*(((2*abs(Napięcie progowe PMOS z odchyleniem ciała))/(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała)))+ln((4*(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała))/Napięcie zasilania)-1))
ζPLH = (Cload/(Kp*(VDD-abs(VT,p))))*(((2*abs(VT,p))/(VDD-abs(VT,p)))+ln((4*(VDD-abs(VT,p))/VDD)-1))
Let Others Know
Facebook
Twitter
Reddit
LinkedIn
Email
WhatsApp
Copied!