✖Pojemność obciążenia CMOS falownika to pojemność napędzana przez wyjście falownika CMOS, włączając okablowanie, pojemności wejściowe podłączonych bramek i pojemności pasożytnicze.ⓘ Pojemność obciążenia falownika CMOS [C_load]			+10% -10%
✖Transkonduktancja NMOS odnosi się do stosunku zmiany wyjściowego prądu drenu do zmiany wejściowego napięcia bramka-źródło, gdy napięcie dren-źródło jest stałe.ⓘ Transkonduktancja NMOS [K_n]			+10% -10%
✖Napięcie zasilania odnosi się do poziomu napięcia dostarczanego przez źródło zasilania do obwodu elektrycznego lub urządzenia, służącego jako różnica potencjałów dla przepływu prądu i działania.ⓘ Napięcie zasilania [V_DD]			+10% -10%
✖Napięcie progowe NMOS z polaryzacją ciała odnosi się do minimalnego napięcia wejściowego wymaganego do przełączenia tranzystora NMOS, gdy do podłoża (korpusu) zostanie przyłożone dodatkowe napięcie polaryzacji.ⓘ Napięcie progowe NMOS z odchyleniem ciała [V_T,n]			+10% -10%

✖Czas przejścia sygnału wyjściowego z wysokiego na niski oznacza czas potrzebny sygnałowi na zacisku wyjściowym urządzenia lub obwodu do przejścia z poziomu wysokiego napięcia na poziom niskiego napięcia.ⓘ Opóźnienie propagacji dla przejścia CMOS z wysokiego na niski poziom wyjściowy [ζ_PHL]

⎘ Kopiuj

👎

Formuła

✖

Opóźnienie propagacji dla przejścia CMOS z wysokiego na niski poziom wyjściowy

Formuła

`"ζ"_{"PHL"} = ("C"_{"load"}/("K"_{"n"}*("V"_{"DD"}-"V"_{"T,n"})))*((2*"V"_{"T,n"}/("V"_{"DD"}-"V"_{"T,n"}))+ln((4*("V"_{"DD"}-"V"_{"T,n"})/"V"_{"DD"})-1))`

Przykład

`"0.002508ns"=("0.93fF"/("200µA/V²"*("3.3V"-"0.8V")))*((2*"0.8V"/("3.3V"-"0.8V"))+ln((4*("3.3V"-"0.8V")/"3.3V")-1))`

Kalkulator

LaTeX

Resetowanie

👍

Pobierać Falowniki CMOS Formuły PDF PDF Image

Opóźnienie propagacji dla przejścia CMOS z wysokiego na niski poziom wyjściowy Rozwiązanie

KROK 0: Podsumowanie wstępnych obliczeń

Formułę używana

Czas przejścia z wysokiego na niski poziom wyjściowy = (Pojemność obciążenia falownika CMOS/(Transkonduktancja NMOS*(Napięcie zasilania-Napięcie progowe NMOS z odchyleniem ciała)))*((2*Napięcie progowe NMOS z odchyleniem ciała/(Napięcie zasilania-Napięcie progowe NMOS z odchyleniem ciała))+ln((4*(Napięcie zasilania-Napięcie progowe NMOS z odchyleniem ciała)/Napięcie zasilania)-1))
ζ_PHL = (C_load/(K_n*(V_DD-V_T,n)))*((2*V_T,n/(V_DD-V_T,n))+ln((4*(V_DD-V_T,n)/V_DD)-1))
Ta formuła używa 1 Funkcje, 5 Zmienne

Używane funkcje

ln - Logarytm naturalny, znany również jako logarytm o podstawie e, jest funkcją odwrotną do naturalnej funkcji wykładniczej., ln(Number)

Używane zmienne

Czas przejścia z wysokiego na niski poziom wyjściowy - (Mierzone w Drugi) - Czas przejścia sygnału wyjściowego z wysokiego na niski oznacza czas potrzebny sygnałowi na zacisku wyjściowym urządzenia lub obwodu do przejścia z poziomu wysokiego napięcia na poziom niskiego napięcia.
Pojemność obciążenia falownika CMOS - (Mierzone w Farad) - Pojemność obciążenia CMOS falownika to pojemność napędzana przez wyjście falownika CMOS, włączając okablowanie, pojemności wejściowe podłączonych bramek i pojemności pasożytnicze.
Transkonduktancja NMOS - (Mierzone w Amper na wolt kwadratowy) - Transkonduktancja NMOS odnosi się do stosunku zmiany wyjściowego prądu drenu do zmiany wejściowego napięcia bramka-źródło, gdy napięcie dren-źródło jest stałe.
Napięcie zasilania - (Mierzone w Wolt) - Napięcie zasilania odnosi się do poziomu napięcia dostarczanego przez źródło zasilania do obwodu elektrycznego lub urządzenia, służącego jako różnica potencjałów dla przepływu prądu i działania.
Napięcie progowe NMOS z odchyleniem ciała - (Mierzone w Wolt) - Napięcie progowe NMOS z polaryzacją ciała odnosi się do minimalnego napięcia wejściowego wymaganego do przełączenia tranzystora NMOS, gdy do podłoża (korpusu) zostanie przyłożone dodatkowe napięcie polaryzacji.

KROK 1: Zamień wejście (a) na jednostkę bazową

Pojemność obciążenia falownika CMOS: 0.93 Femtofarad --> 9.3E-16 Farad (Sprawdź konwersję tutaj)
Transkonduktancja NMOS: 200 Mikroamper na wolt kwadratowy --> 0.0002 Amper na wolt kwadratowy (Sprawdź konwersję tutaj)
Napięcie zasilania: 3.3 Wolt --> 3.3 Wolt Nie jest wymagana konwersja
Napięcie progowe NMOS z odchyleniem ciała: 0.8 Wolt --> 0.8 Wolt Nie jest wymagana konwersja

KROK 2: Oceń formułę

Zastępowanie wartości wejściowych we wzorze

ζ_PHL = (C_load/(K_n*(V_DD-V_T,n)))*((2*V_T,n/(V_DD-V_T,n))+ln((4*(V_DD-V_T,n)/V_DD)-1)) --> (9.3E-16/(0.0002*(3.3-0.8)))*((2*0.8/(3.3-0.8))+ln((4*(3.3-0.8)/3.3)-1))

Ocenianie ... ...

ζ_PHL = 2.50762420773954E-12

KROK 3: Konwertuj wynik na jednostkę wyjścia

2.50762420773954E-12 Drugi -->0.00250762420773954 Nanosekunda (Sprawdź konwersję tutaj)

OSTATNIA ODPOWIEDŹ

0.00250762420773954 ≈ 0.002508 Nanosekunda <-- Czas przejścia z wysokiego na niski poziom wyjściowy

(Obliczenie zakończone za 00.020 sekund)

Jesteś tutaj -

Dom » Inżynieria » Elektronika » Projektowanie i zastosowania CMOS » Falowniki CMOS » Opóźnienie propagacji dla przejścia CMOS z wysokiego na niski poziom wyjściowy

Kredyty

Stworzone przez Priyanka Patel

Lalbhai Dalpatbhai College of Engineering (LDCE), Ahmadabad

Priyanka Patel utworzył ten kalkulator i 25+ więcej kalkulatorów!

Zweryfikowane przez Parminder Singh

Uniwersytet Chandigarh (CU), Pendżab

Parminder Singh zweryfikował ten kalkulator i 500+ więcej kalkulatorów!

< 16 Falowniki CMOS Kalkulatory

Opóźnienie propagacji dla przejścia CMOS z niskiej na wysoką moc wyjściową

Iść Czas przejścia z niskiego na wysoki poziom wyjściowy = (Pojemność obciążenia falownika CMOS/(Transprzewodnictwo PMOS*(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała))))*(((2*abs(Napięcie progowe PMOS z odchyleniem ciała))/(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała)))+ln((4*(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała))/Napięcie zasilania)-1))

Minimalne napięcie wyjściowe obciążenia rezystancyjnego CMOS

Iść Minimalne napięcie wyjściowe obciążenia rezystancyjnego = Napięcie zasilania-Napięcie progowe zerowego odchylenia+(1/(Transkonduktancja NMOS*Odporność na obciążenie))-sqrt((Napięcie zasilania-Napięcie progowe zerowego odchylenia+(1/(Transkonduktancja NMOS*Odporność na obciążenie)))^2-(2*Napięcie zasilania/(Transkonduktancja NMOS*Odporność na obciążenie)))

Opóźnienie propagacji dla przejścia CMOS z wysokiego na niski poziom wyjściowy

Iść Czas przejścia z wysokiego na niski poziom wyjściowy = (Pojemność obciążenia falownika CMOS/(Transkonduktancja NMOS*(Napięcie zasilania-Napięcie progowe NMOS z odchyleniem ciała)))*((2*Napięcie progowe NMOS z odchyleniem ciała/(Napięcie zasilania-Napięcie progowe NMOS z odchyleniem ciała))+ln((4*(Napięcie zasilania-Napięcie progowe NMOS z odchyleniem ciała)/Napięcie zasilania)-1))

Minimalne napięcie wejściowe obciążenia rezystancyjnego CMOS

Iść Minimalne napięcie wejściowe obciążenia rezystancyjnego = Napięcie progowe zerowego odchylenia+sqrt((8*Napięcie zasilania)/(3*Transkonduktancja NMOS*Odporność na obciążenie))-(1/(Transkonduktancja NMOS*Odporność na obciążenie))

Maksymalne napięcie wejściowe CMOS

Iść Maksymalne napięcie wejściowe CMOS = (2*Napięcie wyjściowe dla maksymalnego wejścia+(Napięcie progowe PMOS bez odchylenia ciała)-Napięcie zasilania+Współczynnik transkonduktancji*Napięcie progowe NMOS bez odchylenia ciała)/(1+Współczynnik transkonduktancji)

Napięcie progowe CMOS

Iść Próg napięcia = (Napięcie progowe NMOS bez odchylenia ciała+sqrt(1/Współczynnik transkonduktancji)*(Napięcie zasilania+(Napięcie progowe PMOS bez odchylenia ciała)))/(1+sqrt(1/Współczynnik transkonduktancji))

Minimalne napięcie wejściowe CMOS

Iść Minimalne napięcie wejściowe = (Napięcie zasilania+(Napięcie progowe PMOS bez odchylenia ciała)+Współczynnik transkonduktancji*(2*Napięcie wyjściowe+Napięcie progowe NMOS bez odchylenia ciała))/(1+Współczynnik transkonduktancji)

Pojemność obciążenia kaskadowego falownika CMOS

Iść Pojemność obciążenia falownika CMOS = Pojemność drenu bramki PMOS+Pojemność drenu bramki NMOS+Pojemność zbiorcza PMOS+Pojemność zbiorcza NMOS+Pojemność wewnętrzna falownika CMOS+Pojemność bramki CMOS falownika

Maksymalne napięcie wejściowe obciążenia rezystancyjnego CMOS

Iść Maksymalne napięcie wejściowe obciążenia rezystancyjnego CMOS = Napięcie progowe zerowego odchylenia+(1/(Transkonduktancja NMOS*Odporność na obciążenie))

Średnie opóźnienie propagacji CMOS

Iść Średnie opóźnienie propagacji = (Czas przejścia z wysokiego na niski poziom wyjściowy+Czas przejścia z niskiego na wysoki poziom wyjściowy)/2

Średnie rozproszenie mocy CMOS

Iść Średnie rozproszenie mocy = Pojemność obciążenia falownika CMOS*(Napięcie zasilania)^2*Częstotliwość

Maksymalne napięcie wejściowe dla symetrycznej pamięci CMOS

Iść Maksymalne napięcie wejściowe symetryczne CMOS = (3*Napięcie zasilania+2*Napięcie progowe NMOS bez odchylenia ciała)/8

Minimalne napięcie wejściowe dla symetrycznej pamięci CMOS

Iść Minimalne napięcie wejściowe symetryczne CMOS = (5*Napięcie zasilania-2*Napięcie progowe NMOS bez odchylenia ciała)/8

Margines szumu dla sygnału CMOS o wysokim sygnale

Iść Margines szumu dla wysokiego sygnału = Maksymalne napięcie wyjściowe-Minimalne napięcie wejściowe

Oscylator pierścieniowy z okresem oscylacji CMOS

Iść Okres oscylacji = 2*Liczba stopni oscylatora pierścieniowego*Średnie opóźnienie propagacji

Współczynnik transkonduktancji CMOS

Iść Współczynnik transkonduktancji = Transkonduktancja NMOS/Transprzewodnictwo PMOS

Opóźnienie propagacji dla przejścia CMOS z wysokiego na niski poziom wyjściowy Formułę

Dom

BEZPŁATNY pliki PDF

🔍 Szukaj

Kategorie

Dzielić

Let Others Know

✖

Facebook

Twitter

Copied!