✖Napięcie zasilania odnosi się do poziomu napięcia dostarczanego przez źródło zasilania do obwodu elektrycznego lub urządzenia, służącego jako różnica potencjałów dla przepływu prądu i działania.ⓘ Napięcie zasilania [V_DD]			+10% -10%
✖Napięcie progowe NMOS bez polaryzacji ciała to minimalne napięcie wejściowe wymagane do przełączenia tranzystora NMOS, gdy do podłoża (korpusu) nie jest przyłożone żadne dodatkowe napięcie polaryzacji.ⓘ Napięcie progowe NMOS bez odchylenia ciała [V_T0,n]			+10% -10%

✖Maksymalne napięcie wejściowe Symetryczny CMOS odnosi się do najwyższego napięcia, które można przyłożyć symetrycznie do obu zacisków wejściowych urządzenia CMOS bez powodowania uszkodzeń.ⓘ Maksymalne napięcie wejściowe dla symetrycznej pamięci CMOS [V_IL(sym)]

⎘ Kopiuj

👎

Formuła

✖

Maksymalne napięcie wejściowe dla symetrycznej pamięci CMOS

Formuła

`"V"_{"IL(sym)"} = (3*"V"_{"DD"}+2*"V"_{"T0,n"})/8`

Przykład

`"1.3875V"=(3*"3.3V"+2*"0.6V")/8`

Kalkulator

LaTeX

Resetowanie

👍

Pobierać Falowniki CMOS Formuły PDF PDF Image

Maksymalne napięcie wejściowe dla symetrycznej pamięci CMOS Rozwiązanie

KROK 0: Podsumowanie wstępnych obliczeń

Formułę używana

Maksymalne napięcie wejściowe symetryczne CMOS = (3*Napięcie zasilania+2*Napięcie progowe NMOS bez odchylenia ciała)/8
V_IL(sym) = (3*V_DD+2*V_T0,n)/8
Ta formuła używa 3 Zmienne

Używane zmienne

Maksymalne napięcie wejściowe symetryczne CMOS - (Mierzone w Wolt) - Maksymalne napięcie wejściowe Symetryczny CMOS odnosi się do najwyższego napięcia, które można przyłożyć symetrycznie do obu zacisków wejściowych urządzenia CMOS bez powodowania uszkodzeń.
Napięcie zasilania - (Mierzone w Wolt) - Napięcie zasilania odnosi się do poziomu napięcia dostarczanego przez źródło zasilania do obwodu elektrycznego lub urządzenia, służącego jako różnica potencjałów dla przepływu prądu i działania.
Napięcie progowe NMOS bez odchylenia ciała - (Mierzone w Wolt) - Napięcie progowe NMOS bez polaryzacji ciała to minimalne napięcie wejściowe wymagane do przełączenia tranzystora NMOS, gdy do podłoża (korpusu) nie jest przyłożone żadne dodatkowe napięcie polaryzacji.

KROK 1: Zamień wejście (a) na jednostkę bazową

Napięcie zasilania: 3.3 Wolt --> 3.3 Wolt Nie jest wymagana konwersja
Napięcie progowe NMOS bez odchylenia ciała: 0.6 Wolt --> 0.6 Wolt Nie jest wymagana konwersja

KROK 2: Oceń formułę

Zastępowanie wartości wejściowych we wzorze

V_IL(sym) = (3*V_DD+2*V_T0,n)/8 --> (3*3.3+2*0.6)/8

Ocenianie ... ...

V_IL(sym) = 1.3875

KROK 3: Konwertuj wynik na jednostkę wyjścia

1.3875 Wolt --> Nie jest wymagana konwersja

OSTATNIA ODPOWIEDŹ

1.3875 Wolt <-- Maksymalne napięcie wejściowe symetryczne CMOS

(Obliczenie zakończone za 00.004 sekund)

Jesteś tutaj -

Dom » Inżynieria » Elektronika » Projektowanie i zastosowania CMOS » Falowniki CMOS » Maksymalne napięcie wejściowe dla symetrycznej pamięci CMOS

Kredyty

Stworzone przez Priyanka Patel

Lalbhai Dalpatbhai College of Engineering (LDCE), Ahmadabad

Priyanka Patel utworzył ten kalkulator i 25+ więcej kalkulatorów!

Zweryfikowane przez Parminder Singh

Uniwersytet Chandigarh (CU), Pendżab

Parminder Singh zweryfikował ten kalkulator i 500+ więcej kalkulatorów!

< 16 Falowniki CMOS Kalkulatory

Opóźnienie propagacji dla przejścia CMOS z niskiej na wysoką moc wyjściową

Iść Czas przejścia z niskiego na wysoki poziom wyjściowy = (Pojemność obciążenia falownika CMOS/(Transprzewodnictwo PMOS*(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała))))*(((2*abs(Napięcie progowe PMOS z odchyleniem ciała))/(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała)))+ln((4*(Napięcie zasilania-abs(Napięcie progowe PMOS z odchyleniem ciała))/Napięcie zasilania)-1))

Minimalne napięcie wyjściowe obciążenia rezystancyjnego CMOS

Iść Minimalne napięcie wyjściowe obciążenia rezystancyjnego = Napięcie zasilania-Napięcie progowe zerowego odchylenia+(1/(Transkonduktancja NMOS*Odporność na obciążenie))-sqrt((Napięcie zasilania-Napięcie progowe zerowego odchylenia+(1/(Transkonduktancja NMOS*Odporność na obciążenie)))^2-(2*Napięcie zasilania/(Transkonduktancja NMOS*Odporność na obciążenie)))

Opóźnienie propagacji dla przejścia CMOS z wysokiego na niski poziom wyjściowy

Iść Czas przejścia z wysokiego na niski poziom wyjściowy = (Pojemność obciążenia falownika CMOS/(Transkonduktancja NMOS*(Napięcie zasilania-Napięcie progowe NMOS z odchyleniem ciała)))*((2*Napięcie progowe NMOS z odchyleniem ciała/(Napięcie zasilania-Napięcie progowe NMOS z odchyleniem ciała))+ln((4*(Napięcie zasilania-Napięcie progowe NMOS z odchyleniem ciała)/Napięcie zasilania)-1))

Minimalne napięcie wejściowe obciążenia rezystancyjnego CMOS

Iść Minimalne napięcie wejściowe obciążenia rezystancyjnego = Napięcie progowe zerowego odchylenia+sqrt((8*Napięcie zasilania)/(3*Transkonduktancja NMOS*Odporność na obciążenie))-(1/(Transkonduktancja NMOS*Odporność na obciążenie))

Maksymalne napięcie wejściowe CMOS

Iść Maksymalne napięcie wejściowe CMOS = (2*Napięcie wyjściowe dla maksymalnego wejścia+(Napięcie progowe PMOS bez odchylenia ciała)-Napięcie zasilania+Współczynnik transkonduktancji*Napięcie progowe NMOS bez odchylenia ciała)/(1+Współczynnik transkonduktancji)

Napięcie progowe CMOS

Iść Próg napięcia = (Napięcie progowe NMOS bez odchylenia ciała+sqrt(1/Współczynnik transkonduktancji)*(Napięcie zasilania+(Napięcie progowe PMOS bez odchylenia ciała)))/(1+sqrt(1/Współczynnik transkonduktancji))

Minimalne napięcie wejściowe CMOS

Iść Minimalne napięcie wejściowe = (Napięcie zasilania+(Napięcie progowe PMOS bez odchylenia ciała)+Współczynnik transkonduktancji*(2*Napięcie wyjściowe+Napięcie progowe NMOS bez odchylenia ciała))/(1+Współczynnik transkonduktancji)

Pojemność obciążenia kaskadowego falownika CMOS

Iść Pojemność obciążenia falownika CMOS = Pojemność drenu bramki PMOS+Pojemność drenu bramki NMOS+Pojemność zbiorcza PMOS+Pojemność zbiorcza NMOS+Pojemność wewnętrzna falownika CMOS+Pojemność bramki CMOS falownika

Maksymalne napięcie wejściowe obciążenia rezystancyjnego CMOS

Iść Maksymalne napięcie wejściowe obciążenia rezystancyjnego CMOS = Napięcie progowe zerowego odchylenia+(1/(Transkonduktancja NMOS*Odporność na obciążenie))

Średnie opóźnienie propagacji CMOS

Iść Średnie opóźnienie propagacji = (Czas przejścia z wysokiego na niski poziom wyjściowy+Czas przejścia z niskiego na wysoki poziom wyjściowy)/2

Średnie rozproszenie mocy CMOS

Iść Średnie rozproszenie mocy = Pojemność obciążenia falownika CMOS*(Napięcie zasilania)^2*Częstotliwość

Maksymalne napięcie wejściowe dla symetrycznej pamięci CMOS

Iść Maksymalne napięcie wejściowe symetryczne CMOS = (3*Napięcie zasilania+2*Napięcie progowe NMOS bez odchylenia ciała)/8

Minimalne napięcie wejściowe dla symetrycznej pamięci CMOS

Iść Minimalne napięcie wejściowe symetryczne CMOS = (5*Napięcie zasilania-2*Napięcie progowe NMOS bez odchylenia ciała)/8

Margines szumu dla sygnału CMOS o wysokim sygnale

Iść Margines szumu dla wysokiego sygnału = Maksymalne napięcie wyjściowe-Minimalne napięcie wejściowe

Oscylator pierścieniowy z okresem oscylacji CMOS

Iść Okres oscylacji = 2*Liczba stopni oscylatora pierścieniowego*Średnie opóźnienie propagacji

Współczynnik transkonduktancji CMOS

Iść Współczynnik transkonduktancji = Transkonduktancja NMOS/Transprzewodnictwo PMOS

Maksymalne napięcie wejściowe dla symetrycznej pamięci CMOS Formułę

Maksymalne napięcie wejściowe symetryczne CMOS = (3*Napięcie zasilania+2*Napięcie progowe NMOS bez odchylenia ciała)/8
V_IL(sym) = (3*V_DD+2*V_T0,n)/8

Dom

BEZPŁATNY pliki PDF

🔍 Szukaj

Kategorie

Dzielić

Let Others Know

✖

Facebook

Twitter

Copied!