Kalkulator A do Z
🔍
Pobierać PDF
Chemia
Inżynieria
Budżetowy
Zdrowie
Matematyka
Fizyka
Wzrost procentowego
Ułamek mieszany
Kalkulator NWD
Średnie opóźnienie propagacji CMOS Kalkulator
Inżynieria
Budżetowy
Chemia
Fizyka
Matematyka
Plac zabaw
Zdrowie
↳
Elektronika
Cywilny
Elektronika i oprzyrządowanie
Elektryczny
Inżynieria chemiczna
Inżynieria materiałowa
Inżynieria produkcji
Mechaniczny
⤿
Projektowanie i zastosowania CMOS
Antena
Cyfrowe przetwarzanie obrazu
EDC
Elektronika analogowa
Elektronika mocy
Inżynieria telewizyjna
Komunikacja analogowa
Komunikacja bezprzewodowa
Komunikacja cyfrowa
Komunikacja satelitarna
Linia transmisyjna i antena
Mikroelektronika RF
Produkcja VLSI
Projekt światłowodu
Sygnał i systemy
System radarowy
System sterowania
Telekomunikacyjne systemy przełączające
Teoria informacji i kodowanie
Teoria mikrofalowa
Teoria pola elektromagnetycznego
Transmisja światłowodowa
Układy scalone (IC)
Urządzenia optoelektroniczne
Urządzenia półprzewodnikowe
Wbudowany system
Wzmacniacze
⤿
Falowniki CMOS
Charakterystyka czasu CMOS
Charakterystyka obwodu CMOS
Charakterystyka opóźnienia CMOS
Charakterystyka projektu CMOS
Podsystem ścieżki danych tablicowych
Podsystem specjalnego przeznaczenia CMOS
Wskaźniki mocy CMOS
✖
Czas przejścia sygnału wyjściowego z wysokiego na niski oznacza czas potrzebny sygnałowi na zacisku wyjściowym urządzenia lub obwodu do przejścia z poziomu wysokiego napięcia na poziom niskiego napięcia.
ⓘ
Czas przejścia z wysokiego na niski poziom wyjściowy [ζ
PHL
]
Attosekunda
Miliardy lat
Centysekunda
Stulecie
Cykl 60 Hz AC
Cykl AC
Dzień
Dekada
Dziesięciosekundowy
Decysekunda
Exasecond
Femtosecond
Gigasekunda
Hektosekunda
Godzina
Kilosekund
Megasekunda
Mikrosekunda
Tysiąclecia
Milion lat
Milisekundy
Minuta
Miesiąc
Nanosekunda
Petasecond
Picosecond
Drugi
Svedberg
Terasekunda
Tysiąc lat
Tydzień
Rok
Yoctosecond
Yottasecond
Zeptosecond
Zettasecond
+10%
-10%
✖
Czas przejścia sygnału wyjściowego z niskiego do wysokiego oznacza czas potrzebny sygnałowi na zacisku wyjściowym urządzenia lub obwodu do przejścia z poziomu niskiego napięcia do wysokiego poziomu napięcia.
ⓘ
Czas przejścia z niskiego na wysoki poziom wyjściowy [ζ
PLH
]
Attosekunda
Miliardy lat
Centysekunda
Stulecie
Cykl 60 Hz AC
Cykl AC
Dzień
Dekada
Dziesięciosekundowy
Decysekunda
Exasecond
Femtosecond
Gigasekunda
Hektosekunda
Godzina
Kilosekund
Megasekunda
Mikrosekunda
Tysiąclecia
Milion lat
Milisekundy
Minuta
Miesiąc
Nanosekunda
Petasecond
Picosecond
Drugi
Svedberg
Terasekunda
Tysiąc lat
Tydzień
Rok
Yoctosecond
Yottasecond
Zeptosecond
Zettasecond
+10%
-10%
✖
Średnie opóźnienie propagacji to czas potrzebny sygnałowi na podróż od wejścia do wyjścia obwodu cyfrowego, uśredniony dla wielu przejść lub operacji.
ⓘ
Średnie opóźnienie propagacji CMOS [ζ
P
]
Attosekunda
Miliardy lat
Centysekunda
Stulecie
Cykl 60 Hz AC
Cykl AC
Dzień
Dekada
Dziesięciosekundowy
Decysekunda
Exasecond
Femtosecond
Gigasekunda
Hektosekunda
Godzina
Kilosekund
Megasekunda
Mikrosekunda
Tysiąclecia
Milion lat
Milisekundy
Minuta
Miesiąc
Nanosekunda
Petasecond
Picosecond
Drugi
Svedberg
Terasekunda
Tysiąc lat
Tydzień
Rok
Yoctosecond
Yottasecond
Zeptosecond
Zettasecond
⎘ Kopiuj
Kroki
👎
Formuła
✖
Średnie opóźnienie propagacji CMOS
Formuła
`"ζ"_{"P"} = ("ζ"_{"PHL"}+"ζ"_{"PLH"})/2`
Przykład
`"0.004236ns"=("0.00229ns"+"0.006182ns")/2`
Kalkulator
LaTeX
Resetowanie
👍
Pobierać Falowniki CMOS Formuły PDF
Średnie opóźnienie propagacji CMOS Rozwiązanie
KROK 0: Podsumowanie wstępnych obliczeń
Formułę używana
Średnie opóźnienie propagacji
= (
Czas przejścia z wysokiego na niski poziom wyjściowy
+
Czas przejścia z niskiego na wysoki poziom wyjściowy
)/2
ζ
P
= (
ζ
PHL
+
ζ
PLH
)/2
Ta formuła używa
3
Zmienne
Używane zmienne
Średnie opóźnienie propagacji
-
(Mierzone w Drugi)
- Średnie opóźnienie propagacji to czas potrzebny sygnałowi na podróż od wejścia do wyjścia obwodu cyfrowego, uśredniony dla wielu przejść lub operacji.
Czas przejścia z wysokiego na niski poziom wyjściowy
-
(Mierzone w Drugi)
- Czas przejścia sygnału wyjściowego z wysokiego na niski oznacza czas potrzebny sygnałowi na zacisku wyjściowym urządzenia lub obwodu do przejścia z poziomu wysokiego napięcia na poziom niskiego napięcia.
Czas przejścia z niskiego na wysoki poziom wyjściowy
-
(Mierzone w Drugi)
- Czas przejścia sygnału wyjściowego z niskiego do wysokiego oznacza czas potrzebny sygnałowi na zacisku wyjściowym urządzenia lub obwodu do przejścia z poziomu niskiego napięcia do wysokiego poziomu napięcia.
KROK 1: Zamień wejście (a) na jednostkę bazową
Czas przejścia z wysokiego na niski poziom wyjściowy:
0.00229 Nanosekunda --> 2.29E-12 Drugi
(Sprawdź konwersję
tutaj
)
Czas przejścia z niskiego na wysoki poziom wyjściowy:
0.006182 Nanosekunda --> 6.182E-12 Drugi
(Sprawdź konwersję
tutaj
)
KROK 2: Oceń formułę
Zastępowanie wartości wejściowych we wzorze
ζ
P
= (ζ
PHL
+ζ
PLH
)/2 -->
(2.29E-12+6.182E-12)/2
Ocenianie ... ...
ζ
P
= 4.236E-12
KROK 3: Konwertuj wynik na jednostkę wyjścia
4.236E-12 Drugi -->0.004236 Nanosekunda
(Sprawdź konwersję
tutaj
)
OSTATNIA ODPOWIEDŹ
0.004236 Nanosekunda
<--
Średnie opóźnienie propagacji
(Obliczenie zakończone za 00.004 sekund)
Jesteś tutaj
-
Dom
»
Inżynieria
»
Elektronika
»
Projektowanie i zastosowania CMOS
»
Falowniki CMOS
»
Średnie opóźnienie propagacji CMOS
Kredyty
Stworzone przez
Priyanka Patel
Lalbhai Dalpatbhai College of Engineering
(LDCE)
,
Ahmadabad
Priyanka Patel utworzył ten kalkulator i 25+ więcej kalkulatorów!
Zweryfikowane przez
Parminder Singh
Uniwersytet Chandigarh
(CU)
,
Pendżab
Parminder Singh zweryfikował ten kalkulator i 500+ więcej kalkulatorów!
<
16 Falowniki CMOS Kalkulatory
Opóźnienie propagacji dla przejścia CMOS z niskiej na wysoką moc wyjściową
Iść
Czas przejścia z niskiego na wysoki poziom wyjściowy
= (
Pojemność obciążenia falownika CMOS
/(
Transprzewodnictwo PMOS
*(
Napięcie zasilania
-
abs
(
Napięcie progowe PMOS z odchyleniem ciała
))))*(((2*
abs
(
Napięcie progowe PMOS z odchyleniem ciała
))/(
Napięcie zasilania
-
abs
(
Napięcie progowe PMOS z odchyleniem ciała
)))+
ln
((4*(
Napięcie zasilania
-
abs
(
Napięcie progowe PMOS z odchyleniem ciała
))/
Napięcie zasilania
)-1))
Minimalne napięcie wyjściowe obciążenia rezystancyjnego CMOS
Iść
Minimalne napięcie wyjściowe obciążenia rezystancyjnego
=
Napięcie zasilania
-
Napięcie progowe zerowego odchylenia
+(1/(
Transkonduktancja NMOS
*
Odporność na obciążenie
))-
sqrt
((
Napięcie zasilania
-
Napięcie progowe zerowego odchylenia
+(1/(
Transkonduktancja NMOS
*
Odporność na obciążenie
)))^2-(2*
Napięcie zasilania
/(
Transkonduktancja NMOS
*
Odporność na obciążenie
)))
Opóźnienie propagacji dla przejścia CMOS z wysokiego na niski poziom wyjściowy
Iść
Czas przejścia z wysokiego na niski poziom wyjściowy
= (
Pojemność obciążenia falownika CMOS
/(
Transkonduktancja NMOS
*(
Napięcie zasilania
-
Napięcie progowe NMOS z odchyleniem ciała
)))*((2*
Napięcie progowe NMOS z odchyleniem ciała
/(
Napięcie zasilania
-
Napięcie progowe NMOS z odchyleniem ciała
))+
ln
((4*(
Napięcie zasilania
-
Napięcie progowe NMOS z odchyleniem ciała
)/
Napięcie zasilania
)-1))
Minimalne napięcie wejściowe obciążenia rezystancyjnego CMOS
Iść
Minimalne napięcie wejściowe obciążenia rezystancyjnego
=
Napięcie progowe zerowego odchylenia
+
sqrt
((8*
Napięcie zasilania
)/(3*
Transkonduktancja NMOS
*
Odporność na obciążenie
))-(1/(
Transkonduktancja NMOS
*
Odporność na obciążenie
))
Maksymalne napięcie wejściowe CMOS
Iść
Maksymalne napięcie wejściowe CMOS
= (2*
Napięcie wyjściowe dla maksymalnego wejścia
+(
Napięcie progowe PMOS bez odchylenia ciała
)-
Napięcie zasilania
+
Współczynnik transkonduktancji
*
Napięcie progowe NMOS bez odchylenia ciała
)/(1+
Współczynnik transkonduktancji
)
Napięcie progowe CMOS
Iść
Próg napięcia
= (
Napięcie progowe NMOS bez odchylenia ciała
+
sqrt
(1/
Współczynnik transkonduktancji
)*(
Napięcie zasilania
+(
Napięcie progowe PMOS bez odchylenia ciała
)))/(1+
sqrt
(1/
Współczynnik transkonduktancji
))
Minimalne napięcie wejściowe CMOS
Iść
Minimalne napięcie wejściowe
= (
Napięcie zasilania
+(
Napięcie progowe PMOS bez odchylenia ciała
)+
Współczynnik transkonduktancji
*(2*
Napięcie wyjściowe
+
Napięcie progowe NMOS bez odchylenia ciała
))/(1+
Współczynnik transkonduktancji
)
Pojemność obciążenia kaskadowego falownika CMOS
Iść
Pojemność obciążenia falownika CMOS
=
Pojemność drenu bramki PMOS
+
Pojemność drenu bramki NMOS
+
Pojemność zbiorcza PMOS
+
Pojemność zbiorcza NMOS
+
Pojemność wewnętrzna falownika CMOS
+
Pojemność bramki CMOS falownika
Maksymalne napięcie wejściowe obciążenia rezystancyjnego CMOS
Iść
Maksymalne napięcie wejściowe obciążenia rezystancyjnego CMOS
=
Napięcie progowe zerowego odchylenia
+(1/(
Transkonduktancja NMOS
*
Odporność na obciążenie
))
Średnie opóźnienie propagacji CMOS
Iść
Średnie opóźnienie propagacji
= (
Czas przejścia z wysokiego na niski poziom wyjściowy
+
Czas przejścia z niskiego na wysoki poziom wyjściowy
)/2
Średnie rozproszenie mocy CMOS
Iść
Średnie rozproszenie mocy
=
Pojemność obciążenia falownika CMOS
*(
Napięcie zasilania
)^2*
Częstotliwość
Maksymalne napięcie wejściowe dla symetrycznej pamięci CMOS
Iść
Maksymalne napięcie wejściowe symetryczne CMOS
= (3*
Napięcie zasilania
+2*
Napięcie progowe NMOS bez odchylenia ciała
)/8
Minimalne napięcie wejściowe dla symetrycznej pamięci CMOS
Iść
Minimalne napięcie wejściowe symetryczne CMOS
= (5*
Napięcie zasilania
-2*
Napięcie progowe NMOS bez odchylenia ciała
)/8
Margines szumu dla sygnału CMOS o wysokim sygnale
Iść
Margines szumu dla wysokiego sygnału
=
Maksymalne napięcie wyjściowe
-
Minimalne napięcie wejściowe
Oscylator pierścieniowy z okresem oscylacji CMOS
Iść
Okres oscylacji
= 2*
Liczba stopni oscylatora pierścieniowego
*
Średnie opóźnienie propagacji
Współczynnik transkonduktancji CMOS
Iść
Współczynnik transkonduktancji
=
Transkonduktancja NMOS
/
Transprzewodnictwo PMOS
Średnie opóźnienie propagacji CMOS Formułę
Średnie opóźnienie propagacji
= (
Czas przejścia z wysokiego na niski poziom wyjściowy
+
Czas przejścia z niskiego na wysoki poziom wyjściowy
)/2
ζ
P
= (
ζ
PHL
+
ζ
PLH
)/2
Dom
BEZPŁATNY pliki PDF
🔍
Szukaj
Kategorie
Dzielić
Let Others Know
✖
Facebook
Twitter
Reddit
LinkedIn
Email
WhatsApp
Copied!