Houd tijd vast bij hoge logica Rekenmachine

✖Diafragmatijd voor dalende invoer wordt gedefinieerd als de tijd tijdens de invoer waarop de logica naar 0 of een lage uitvoer daalt.ⓘ Diafragmatijd voor dalende invoer [t_af]			+10% -10%
✖Insteltijd bij lage logica wordt gedefinieerd als de insteltijd wanneer de logica naar een lage ingang of 0 daalt.ⓘ Insteltijd bij lage logica [T_setup0]			+10% -10%

✖Houdtijd bij hoge logica wordt gedefinieerd als de houdtijd tijdens de invoer wanneer de logica hoog wordt naar 1 of een hoge uitvoer.ⓘ Houd tijd vast bij hoge logica [T_hold1]

⎘ Kopiëren

👎

Formule

✖

Houd tijd vast bij hoge logica

Formule

T hold1 = t af - T setup0

Voorbeeld

7.9 ns = 11.65 ns - 3.75 ns

Rekenmachine

LaTeX

Reset

👍

Downloaden CMOS-tijdkenmerken Formules Pdf PDF Image

Houd tijd vast bij hoge logica Oplossing

STAP 0: Samenvatting voorberekening

Formule gebruikt

Houd tijd vast op hoge logica = Diafragmatijd voor dalende invoer-Insteltijd bij lage logica
T_hold1 = t_af-T_setup0
Deze formule gebruikt 3 Variabelen

Variabelen gebruikt

Houd tijd vast op hoge logica - (Gemeten in Seconde) - Houdtijd bij hoge logica wordt gedefinieerd als de houdtijd tijdens de invoer wanneer de logica hoog wordt naar 1 of een hoge uitvoer.
Diafragmatijd voor dalende invoer - (Gemeten in Seconde) - Diafragmatijd voor dalende invoer wordt gedefinieerd als de tijd tijdens de invoer waarop de logica naar 0 of een lage uitvoer daalt.
Insteltijd bij lage logica - (Gemeten in Seconde) - Insteltijd bij lage logica wordt gedefinieerd als de insteltijd wanneer de logica naar een lage ingang of 0 daalt.

STAP 1: converteer ingang (en) naar basiseenheid

Diafragmatijd voor dalende invoer: 11.65 nanoseconde --> 1.165E-08 Seconde (Bekijk de conversie hier)
Insteltijd bij lage logica: 3.75 nanoseconde --> 3.75E-09 Seconde (Bekijk de conversie hier)

STAP 2: Evalueer de formule

Invoerwaarden in formule vervangen

T_hold1 = t_af-T_setup0 --> 1.165E-08-3.75E-09

Evalueren ... ...

T_hold1 = 7.9E-09

STAP 3: converteer het resultaat naar de eenheid van de uitvoer

7.9E-09 Seconde -->7.9 nanoseconde (Bekijk de conversie hier)

DEFINITIEVE ANTWOORD

7.9 nanoseconde <-- Houd tijd vast op hoge logica

(Berekening voltooid in 00.004 seconden)

Je bevindt je hier -

Huis » Engineering » Elektronica » CMOS-ontwerp en toepassingen » CMOS-tijdkenmerken » Houd tijd vast bij hoge logica

Credits

Gemaakt door Shobhit Dimri

Bipin Tripathi Kumaon Institute of Technology (BTKIT), Dwarahat

Shobhit Dimri heeft deze rekenmachine gemaakt en nog 900+ meer rekenmachines!

Geverifieërd door Urvi Rathod

Vishwakarma Government Engineering College (VGEC), Ahmedabad

Urvi Rathod heeft deze rekenmachine geverifieerd en nog 1900+ rekenmachines!

< CMOS-tijdkenmerken Rekenmachines

Diafragmatijd voor dalende invoer

Gaan Diafragmatijd voor dalende invoer = Insteltijd bij lage logica+Houd tijd vast op hoge logica

Installatietijd bij lage logica

Gaan Insteltijd bij lage logica = Diafragmatijd voor dalende invoer-Houd tijd vast op hoge logica

Diafragmatijd voor stijgende invoer

Gaan Diafragmatijd voor stijgende invoer = Insteltijd bij hoge logica+Houdtijd bij lage logica

Insteltijd bij High Logic

Gaan Insteltijd bij hoge logica = Diafragmatijd voor stijgende invoer-Houdtijd bij lage logica

Bekijk meer >>

Houd tijd vast bij hoge logica Formule

Houd tijd vast op hoge logica = Diafragmatijd voor dalende invoer-Insteltijd bij lage logica
T_hold1 = t_af-T_setup0

Wat zijn insteltijden tsetup0 en tsetup1?

Over het algemeen zullen de vertragingen verschillen voor invoer van 0 en 1. De insteltijden tsetup0 en tsetup1 zijn de tijden dat D respectievelijk vóór de klok moet dalen of stijgen, zodat de gegevens correct worden vastgelegd met zo min mogelijk tDQ.

Huis

VRIJ PDF's

🔍 Zoeken

Categorieën

Let Others Know

✖

Facebook

Twitter

Copied!