Diafragmatijd voor stijgende invoer Rekenmachine

✖Insteltijd bij hoge logica wordt gedefinieerd als de insteltijd wanneer de logica op hoge output staat.ⓘ Insteltijd bij hoge logica [T_setup1]			+10% -10%
✖Hold Time at Low-logica wordt gedefinieerd als de houdtijd waarop logica of uitvoer naar laag of 0 daalt.ⓘ Houdtijd bij lage logica [T_hold0]			+10% -10%

✖Diafragmatijd voor stijgende invoer wordt gedefinieerd als de tijd tijdens de invoer waarop de logica stijgt naar 1 of een hoge uitvoer.ⓘ Diafragmatijd voor stijgende invoer [t_ar]

⎘ Kopiëren

👎

Formule

✖

Diafragmatijd voor stijgende invoer

Formule

t ar = T setup1 + T hold0

Voorbeeld

14 ns = 5 ns + 9 ns

Rekenmachine

LaTeX

Reset

👍

Downloaden CMOS-tijdkenmerken Formules Pdf PDF Image

Diafragmatijd voor stijgende invoer Oplossing

STAP 0: Samenvatting voorberekening

Formule gebruikt

Diafragmatijd voor stijgende invoer = Insteltijd bij hoge logica+Houdtijd bij lage logica
t_ar = T_setup1+T_hold0
Deze formule gebruikt 3 Variabelen

Variabelen gebruikt

Diafragmatijd voor stijgende invoer - (Gemeten in Seconde) - Diafragmatijd voor stijgende invoer wordt gedefinieerd als de tijd tijdens de invoer waarop de logica stijgt naar 1 of een hoge uitvoer.
Insteltijd bij hoge logica - (Gemeten in Seconde) - Insteltijd bij hoge logica wordt gedefinieerd als de insteltijd wanneer de logica op hoge output staat.
Houdtijd bij lage logica - (Gemeten in Seconde) - Hold Time at Low-logica wordt gedefinieerd als de houdtijd waarop logica of uitvoer naar laag of 0 daalt.

STAP 1: converteer ingang (en) naar basiseenheid

Insteltijd bij hoge logica: 5 nanoseconde --> 5E-09 Seconde (Bekijk de conversie hier)
Houdtijd bij lage logica: 9 nanoseconde --> 9E-09 Seconde (Bekijk de conversie hier)

STAP 2: Evalueer de formule

Invoerwaarden in formule vervangen

t_ar = T_setup1+T_hold0 --> 5E-09+9E-09

Evalueren ... ...

t_ar = 1.4E-08

STAP 3: converteer het resultaat naar de eenheid van de uitvoer

1.4E-08 Seconde -->14 nanoseconde (Bekijk de conversie hier)

DEFINITIEVE ANTWOORD

14 nanoseconde <-- Diafragmatijd voor stijgende invoer

(Berekening voltooid in 00.004 seconden)

Je bevindt je hier -

Huis » Engineering » Elektronica » CMOS-ontwerp en toepassingen » CMOS-tijdkenmerken » Diafragmatijd voor stijgende invoer

Credits

Gemaakt door Shobhit Dimri

Bipin Tripathi Kumaon Institute of Technology (BTKIT), Dwarahat

Shobhit Dimri heeft deze rekenmachine gemaakt en nog 900+ meer rekenmachines!

Geverifieërd door Urvi Rathod

Vishwakarma Government Engineering College (VGEC), Ahmedabad

Urvi Rathod heeft deze rekenmachine geverifieerd en nog 1900+ rekenmachines!

< CMOS-tijdkenmerken Rekenmachines

Diafragmatijd voor dalende invoer

Gaan Diafragmatijd voor dalende invoer = Insteltijd bij lage logica+Houd tijd vast op hoge logica

Installatietijd bij lage logica

Gaan Insteltijd bij lage logica = Diafragmatijd voor dalende invoer-Houd tijd vast op hoge logica

Diafragmatijd voor stijgende invoer

Gaan Diafragmatijd voor stijgende invoer = Insteltijd bij hoge logica+Houdtijd bij lage logica

Insteltijd bij High Logic

Gaan Insteltijd bij hoge logica = Diafragmatijd voor stijgende invoer-Houdtijd bij lage logica

Bekijk meer >>

Diafragmatijd voor stijgende invoer Formule

Diafragmatijd voor stijgende invoer = Insteltijd bij hoge logica+Houdtijd bij lage logica
t_ar = T_setup1+T_hold0

Wat is de functie van tie-high en tie-low-cellen?

Tie-high en tie-low worden gebruikt om de transistors van de poort te verbinden met behulp van de stroom of de aarde. Wanneer de poorten zijn aangesloten met behulp van de stroom of aarde, kan deze worden in- en uitgeschakeld vanwege de kracht die van de grond stuitert.

Huis

VRIJ PDF's

🔍 Zoeken

Categorieën

Let Others Know

✖

Facebook

Twitter

Copied!