✖La capacitancia de drenaje de puerta PMOS es la capacitancia entre la puerta y los terminales de drenaje de un transistor PMOS, lo que afecta su velocidad de conmutación y consumo de energía en aplicaciones de circuitos digitales.ⓘ Capacitancia de drenaje de puerta PMOS [C_gd,p]			+10% -10%
✖La capacitancia de drenaje de puerta NMOS es la capacitancia entre la puerta y los terminales de drenaje de un transistor NMOS, lo que influye en su velocidad de conmutación y consumo de energía en aplicaciones de circuitos digitales.ⓘ Capacitancia de drenaje de puerta NMOS [C_gd,n]			+10% -10%
✖La capacitancia masiva de drenaje PMOS se refiere a la capacitancia entre el terminal de drenaje y el sustrato de un transistor PMOS, lo que influye en su comportamiento en diversas aplicaciones de circuitos.ⓘ Capacitancia masiva de drenaje PMOS [C_db,p]			+10% -10%
✖La capacitancia masiva de drenaje NMOS se refiere a la capacitancia entre el terminal de drenaje y la masa (sustrato) de un transistor NMOS, lo que afecta sus características de conmutación y su rendimiento general.ⓘ Capacitancia masiva de drenaje NMOS [C_db,n]			+10% -10%
✖La capacitancia interna del inversor CMOS se refiere a las capacitancias parásitas dentro de un inversor CMOS, incluidas las capacitancias de unión y superposición, que afectan su velocidad de conmutación y consumo de energía.ⓘ Capacitancia interna del inversor CMOS [C_in]			+10% -10%
✖La capacitancia de puerta CMOS del inversor es la capacitancia total en el terminal de puerta de un inversor CMOS, que afecta la velocidad de conmutación y el consumo de energía, que consta de puerta a fuente.ⓘ Capacitancia de puerta CMOS del inversor [C_g]			+10% -10%

✖La capacitancia de carga CMOS del inversor es la capacitancia impulsada por la salida de un inversor CMOS, incluido el cableado, las capacitancias de entrada de las puertas conectadas y las capacitancias parásitas.ⓘ Capacitancia de carga del inversor CMOS en cascada [C_load]

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Fórmula

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Capacitancia de carga del inversor CMOS en cascada

Fórmula

`"C"_{"load"} = "C"_{"gd,p"}+"C"_{"gd,n"}+"C"_{"db,p"}+"C"_{"db,n"}+"C"_{"in"}+"C"_{"g"}`

Ejemplo

`"0.93fF"="0.15fF"+"0.1fF"+"0.25fF"+"0.2fF"+"0.05fF"+"0.18fF"`

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Capacitancia de carga del inversor CMOS en cascada Solución

PASO 0: Resumen del cálculo previo

Fórmula utilizada

Capacitancia de carga CMOS del inversor = Capacitancia de drenaje de puerta PMOS+Capacitancia de drenaje de puerta NMOS+Capacitancia masiva de drenaje PMOS+Capacitancia masiva de drenaje NMOS+Capacitancia interna del inversor CMOS+Capacitancia de puerta CMOS del inversor
C_load = C_gd,p+C_gd,n+C_db,p+C_db,n+C_in+C_g
Esta fórmula usa 7 Variables

Variables utilizadas

Capacitancia de carga CMOS del inversor - (Medido en Faradio) - La capacitancia de carga CMOS del inversor es la capacitancia impulsada por la salida de un inversor CMOS, incluido el cableado, las capacitancias de entrada de las puertas conectadas y las capacitancias parásitas.
Capacitancia de drenaje de puerta PMOS - (Medido en Faradio) - La capacitancia de drenaje de puerta PMOS es la capacitancia entre la puerta y los terminales de drenaje de un transistor PMOS, lo que afecta su velocidad de conmutación y consumo de energía en aplicaciones de circuitos digitales.
Capacitancia de drenaje de puerta NMOS - (Medido en Faradio) - La capacitancia de drenaje de puerta NMOS es la capacitancia entre la puerta y los terminales de drenaje de un transistor NMOS, lo que influye en su velocidad de conmutación y consumo de energía en aplicaciones de circuitos digitales.
Capacitancia masiva de drenaje PMOS - (Medido en Faradio) - La capacitancia masiva de drenaje PMOS se refiere a la capacitancia entre el terminal de drenaje y el sustrato de un transistor PMOS, lo que influye en su comportamiento en diversas aplicaciones de circuitos.
Capacitancia masiva de drenaje NMOS - (Medido en Faradio) - La capacitancia masiva de drenaje NMOS se refiere a la capacitancia entre el terminal de drenaje y la masa (sustrato) de un transistor NMOS, lo que afecta sus características de conmutación y su rendimiento general.
Capacitancia interna del inversor CMOS - (Medido en Faradio) - La capacitancia interna del inversor CMOS se refiere a las capacitancias parásitas dentro de un inversor CMOS, incluidas las capacitancias de unión y superposición, que afectan su velocidad de conmutación y consumo de energía.
Capacitancia de puerta CMOS del inversor - (Medido en Faradio) - La capacitancia de puerta CMOS del inversor es la capacitancia total en el terminal de puerta de un inversor CMOS, que afecta la velocidad de conmutación y el consumo de energía, que consta de puerta a fuente.

PASO 1: Convierta la (s) entrada (s) a la unidad base

Capacitancia de drenaje de puerta PMOS: 0.15 Femtofaradio --> 1.5E-16 Faradio (Verifique la conversión aquí)
Capacitancia de drenaje de puerta NMOS: 0.1 Femtofaradio --> 1E-16 Faradio (Verifique la conversión aquí)
Capacitancia masiva de drenaje PMOS: 0.25 Femtofaradio --> 2.5E-16 Faradio (Verifique la conversión aquí)
Capacitancia masiva de drenaje NMOS: 0.2 Femtofaradio --> 2E-16 Faradio (Verifique la conversión aquí)
Capacitancia interna del inversor CMOS: 0.05 Femtofaradio --> 5E-17 Faradio (Verifique la conversión aquí)
Capacitancia de puerta CMOS del inversor: 0.18 Femtofaradio --> 1.8E-16 Faradio (Verifique la conversión aquí)

PASO 2: Evaluar la fórmula

Sustituir valores de entrada en una fórmula

C_load = C_gd,p+C_gd,n+C_db,p+C_db,n+C_in+C_g --> 1.5E-16+1E-16+2.5E-16+2E-16+5E-17+1.8E-16

Evaluar ... ...

C_load = 9.3E-16

PASO 3: Convierta el resultado a la unidad de salida

9.3E-16 Faradio -->0.93 Femtofaradio (Verifique la conversión aquí)

RESPUESTA FINAL

0.93 Femtofaradio <-- Capacitancia de carga CMOS del inversor

(Cálculo completado en 00.004 segundos)

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Créditos

Creado por Priyanka Patel

Facultad de ingeniería Lalbhai Dalpatbhai (LDCE), Ahmedabad

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Verificada por parminder singh

Universidad de Chandigarh (CU), Punjab

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Retraso de propagación para CMOS de transición de salida baja a alta

Vamos Es hora de una transición de producción baja a alta = (Capacitancia de carga CMOS del inversor/(Transconductancia de PMOS*(Voltaje de suministro-abs(Voltaje umbral de PMOS con polarización corporal))))*(((2*abs(Voltaje umbral de PMOS con polarización corporal))/(Voltaje de suministro-abs(Voltaje umbral de PMOS con polarización corporal)))+ln((4*(Voltaje de suministro-abs(Voltaje umbral de PMOS con polarización corporal))/Voltaje de suministro)-1))

Retardo de propagación para CMOS de transición de salida alta a baja

Vamos Es hora de una transición de producción alta a baja = (Capacitancia de carga CMOS del inversor/(Transconductancia de NMOS*(Voltaje de suministro-Voltaje umbral de NMOS con polarización corporal)))*((2*Voltaje umbral de NMOS con polarización corporal/(Voltaje de suministro-Voltaje umbral de NMOS con polarización corporal))+ln((4*(Voltaje de suministro-Voltaje umbral de NMOS con polarización corporal)/Voltaje de suministro)-1))

Carga resistiva Tensión mínima de salida CMOS

Vamos Tensión de salida mínima de carga resistiva = Voltaje de suministro-Voltaje de umbral de polarización cero+(1/(Transconductancia de NMOS*Resistencia de carga))-sqrt((Voltaje de suministro-Voltaje de umbral de polarización cero+(1/(Transconductancia de NMOS*Resistencia de carga)))^2-(2*Voltaje de suministro/(Transconductancia de NMOS*Resistencia de carga)))

Capacitancia de carga del inversor CMOS en cascada

Vamos Capacitancia de carga CMOS del inversor = Capacitancia de drenaje de puerta PMOS+Capacitancia de drenaje de puerta NMOS+Capacitancia masiva de drenaje PMOS+Capacitancia masiva de drenaje NMOS+Capacitancia interna del inversor CMOS+Capacitancia de puerta CMOS del inversor

Voltaje de entrada máximo CMOS

Vamos Voltaje de entrada máximo CMOS = (2*Voltaje de salida para entrada máxima+(Voltaje umbral de PMOS sin polarización corporal)-Voltaje de suministro+Relación de transconductancia*Voltaje umbral de NMOS sin polarización corporal)/(1+Relación de transconductancia)

Voltaje umbral CMOS

Vamos Voltaje umbral = (Voltaje umbral de NMOS sin polarización corporal+sqrt(1/Relación de transconductancia)*(Voltaje de suministro+(Voltaje umbral de PMOS sin polarización corporal)))/(1+sqrt(1/Relación de transconductancia))

Carga resistiva Tensión mínima de entrada CMOS

Vamos Voltaje de entrada mínimo de carga resistiva = Voltaje de umbral de polarización cero+sqrt((8*Voltaje de suministro)/(3*Transconductancia de NMOS*Resistencia de carga))-(1/(Transconductancia de NMOS*Resistencia de carga))

Voltaje de entrada mínimo CMOS

Vamos Voltaje mínimo de entrada = (Voltaje de suministro+(Voltaje umbral de PMOS sin polarización corporal)+Relación de transconductancia*(2*Tensión de salida+Voltaje umbral de NMOS sin polarización corporal))/(1+Relación de transconductancia)

Carga resistiva Voltaje máximo de entrada CMOS

Vamos Carga resistiva Voltaje máximo de entrada CMOS = Voltaje de umbral de polarización cero+(1/(Transconductancia de NMOS*Resistencia de carga))

Retardo de propagación promedio CMOS

Vamos Retraso promedio de propagación = (Es hora de una transición de producción alta a baja+Es hora de una transición de producción baja a alta)/2

CMOS de disipación de potencia promedio

Vamos Disipación de energía promedio = Capacitancia de carga CMOS del inversor*(Voltaje de suministro)^2*Frecuencia

Voltaje de entrada máximo para CMOS simétrico

Vamos Voltaje de entrada máximo CMOS simétrico = (3*Voltaje de suministro+2*Voltaje umbral de NMOS sin polarización corporal)/8

Voltaje de entrada mínimo para CMOS simétrico

Vamos Voltaje de entrada mínimo CMOS simétrico = (5*Voltaje de suministro-2*Voltaje umbral de NMOS sin polarización corporal)/8

Período de oscilación Oscilador en anillo CMOS

Vamos Período de oscilación = 2*Número de etapas del oscilador en anillo*Retraso promedio de propagación

Margen de ruido para CMOS de alta señal

Vamos Margen de ruido para señal alta = Voltaje máximo de salida-Voltaje mínimo de entrada

Relación de transconductancia CMOS

Vamos Relación de transconductancia = Transconductancia de NMOS/Transconductancia de PMOS

Capacitancia de carga del inversor CMOS en cascada Fórmula

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